國家晶片中心關於Verilog與晶片設計的相關資料

Verilog數位晶片設計及其應用

        Verilog是用來設計數位電路的硬體描述語言，它的語法雖與C語言相似，但絕不能用學習C語言這種『軟體設計』的方式學習Verilog，必須要清楚了解每個Verilog敘述背後的硬體，而不是如C語言那樣，只要語法符合編譯器規定即可。

　　可用於硬體合成的Verilog語法，必須要符合硬體設計的觀念與硬體描述語言的關係，此外，Verilog語法亦是晶片中心數位IC設計能力鑑定課程之一。